发布时间：2021-09-03 10:01:29
自晶体管被发明以来，集成电路一直遵循摩尔定律发展——每 18 个月晶体管特征尺寸减小一半，尺寸减小，实现更高密度集成，功能、性能以及能效比大幅提升，成本降低，一如过去半个多世纪以来微处理器（Micro-processor）和半导体存储器芯片所呈现出的发展特点一样。为了使特征尺寸持续缩小，作为实现图形线宽最为核心的工艺——光刻技术，从最初的紫外光G-line线（436nm）发展至今日的极紫外EUV（13.5nm）光刻技术。MOSFET晶体管也从早期二维结构进入3D FINFET，以延续摩尔定律。
今年，海思麒麟9000系列采用5nm工艺节点制造，单颗芯片内含有约150亿个晶体管。当前，国际上台积电、三星、英特尔等***厂商仍在积极开展致力于持续缩小晶体管特征尺寸的研发。今年，台积电年度技术研讨会讨论了使用极紫外EUV光刻技术让工艺节点缩小到3nm。
韩国三星电子宣布了其***3nm节点计划及日程表。美国IBM也发布了2nm器件研发计划。但是，最初CMOS制程工艺节点与晶体管的栅极长度相对应，直观反映集成电路晶体管器件微型化的程度。
如英特尔Intel CEO Pat Gelsinger近日在Intel Accelerated大会上指出的，进入3D晶体管时代后方案的多样化其实不再指代任何具体的度量方法，无法全面展现该如何实现效能和性能的平衡。也有人讲，摩尔定律本质上是经济规律，按照它的指引，大家有利可图，且利润不菲。集成电路发展早期，确实如此，而且持续了将近半个多世纪。但是，进入1Xnm节点后，一条晶圆线动辄投入百亿美元，因此，如何实现效能和性能的平衡成为业内***企业的发展战略。
